Sfoglia per Serie PROCEEDINGS - IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS
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A 0.35μm CMOS 200kHz-2GHz Fully-Analogue Closed-Loop Circuit for Continuous-Time Clock Duty-Cycle Correction in Integrated Digital Systems
2018-01-01 De Marcellis, A.; Faccio, M.; Palange, E.
An FPGA-Based Architecture of True Random Number Generator for Network Security Applications
2018-01-01 Di Patrizio Stanchieri, G.; De Marcellis, A.; Faccio, M.; Palange, E.
Titolo | Data di pubblicazione | Autore(i) | File |
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A 0.35μm CMOS 200kHz-2GHz Fully-Analogue Closed-Loop Circuit for Continuous-Time Clock Duty-Cycle Correction in Integrated Digital Systems | 1-gen-2018 | De Marcellis, A.; Faccio, M.; Palange, E. | |
An FPGA-Based Architecture of True Random Number Generator for Network Security Applications | 1-gen-2018 | Di Patrizio Stanchieri, G.; De Marcellis, A.; Faccio, M.; Palange, E. |
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